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	H.264中自适应二进制算术编码器的FPGA实现
	王小龙 ; 许超
	2011
关键词	算术编码 现场可编程门阵列 流水线 视频压缩
英文摘要	本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构，该结构优化了标准中区间重整的算法流程，并针对进位输出无长度限制的问题，设计了基于FIFO的高吞吐率输出模块。整体的电路采用流水线结构，编码速度达到1bit/cycle。该结构在Altera ACEX EP1K100-1 FPGA上实现，工作频率可达42MHz。; 0
语种	中文
内容类型	其他
源URL	[http://ir.pku.edu.cn/handle/20.500.11897/276578]
专题	信息科学技术学院
推荐引用方式 GB/T 7714	王小龙,许超. H.264中自适应二进制算术编码器的FPGA实现. 2011-01-01.

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