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	吉比特平衡加选延比式维特比译码器设计
	陈珍 ; 高波 ; Chen Zhen ; Gao Bo
	2016-03-30 ; 2016-03-30
关键词	维特比译码器 60 GHz无线个域网 平衡加选延比式 高吞吐率 viterbi decoder 60 GHz wireless personal-area network balanced add-select-delay-compare architecture high throughput TN764
其他题名	Multi-gigabit balanced add-select-delay-compare Viterbi decoder
中文摘要	针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销,实现了高达4 Gb/s的吞吐率。; In this paper, a novel balanced add-select-delay-compare Viterbi decoding architecture is proposed for the 60 GHz wireless personal- area network, which breaks the bottleneck of decoding speed in traditional Viterbi decoders. According to the pro-posed architecture, this paper designs a parallel- 8 radix- 2( 3, 1, 7) Viterbi decoder. In TSMC. 13 CMOS technology, the decoder achieves up to 4 Gb / s throughput with the cost of 0. 104 nJ / bit and 4. 33 mm2.
语种	中文 ; 中文
内容类型	期刊论文
源URL	[http://ir.lib.tsinghua.edu.cn/ir/item.do?handle=123456789/146670]
专题	清华大学
推荐引用方式 GB/T 7714	陈珍,高波,Chen Zhen,等. 吉比特平衡加选延比式维特比译码器设计[J],2016, 2016.
APA	陈珍,高波,Chen Zhen,&Gao Bo.(2016).吉比特平衡加选延比式维特比译码器设计..
MLA	陈珍,et al."吉比特平衡加选延比式维特比译码器设计".(2016).

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